有源电力滤波器的性能上限取决于它的控制环路。滤波器必须在负载电流发生变化之前，完成谐波检测、计算反相参考、并驱动 IGBT 或 SiC MOSFET 开关——且全部要在工频周期的一小段时间内完成。在 CHITEK 的有源电力滤波器设计中，这一环路运行在 FPGA 之上，而所选用的硅器件决定了环路能力的天花板。本文讲解控制链路、时序预算、为何基于 DSP 的设计力有不逮，以及如何将 FPGA 控制的 AHF 与静止无功发生器协同选型与投运。
控制环路必须完成的任务
每一台 AHF 都依次执行三项任务，而每一项都消耗同一份时序预算：
- 谐波检测——使用 FFT 或瞬时功率理论（pq 理论）从测得的负载电流中提取谐波分量。
- 参考生成——对提取出的谐波取反，得到补偿电流指令 i_c*。
- PWM 合成——驱动功率桥，使输出电流在纹波带内跟踪 i_c*。
指令本身表述很简单：
i_c* = i_L − i_s(基波)
难点在于 i_L 是连续变化的。变频器的整流前端在每一次换流时都会产生一个电流阶跃，而滤波器大约只有 一个开关周期 的时间来响应，否则误差就会累积成可见的畸变。
FPGA 控制如何量化
真正关键的指标是环路延迟：从负载电流发生变化，到滤波器输出电流发生相应变化所经历的时间。在基于 DSP 的设计中，采样、中断进入、顺序计算与 PWM 更新通常会累积到数十微秒。FPGA 在并行硬件中执行检测与参考运算，因此延迟降至 微秒 量级。
正是这一余量使滤波器能够在开关频率处无相位滞后地跟踪 5、7、11、13 次谐波——这些都是六脉冲整流器的主导次数。延迟也决定了可达到的控制带宽，而带宽决定了环路抑制扰动的快慢。
谐波补偿不佳的主要成因
当一台 AHF 在现场表现不佳时，原因通常是以下几种之一：
- 控制延迟——缓慢的环路留下残余误差，在 PCC 处表现为升高的 THDi。
- 检测误差——电压畸变时失锁的 PLL 会误判基波，从而错误分配谐波分量。
- PWM 时序抖动——不精确的门极时序会加宽输出电流纹波，浪费开关余量。
- 饱和——滤波器在负载峰值期间耗尽电流容量，停止补偿。
- 与既有电容器谐振——滤波器与附近的电容组相互作用，产生放大而非抵消。
它带来哪些代价
- 电费罚款——IEEE 519 与 GB/T 对电压与电流畸变在 PCC 处设限；残余 THDi 超限即产生周期性电费。
- 变压器与电缆发热——谐波电流抬高 I²R 损耗并降低容量裕度。
- 电容器失效——富谐波的电压加速功率因数校正电容组的介质老化。
- 误跳闸——畸变电压扰乱保护继电器与变频器。
为何基于 DSP 的控制力有不逮
DSP 依次运行检测算法、参考计算与 PWM 更新。每一步都等待前一步完成，而每次中断都会带来开销。其结果是一个对缓慢变化负载足够快、却会滞后于每几百微秒就换流的变频器的环路。
提高 DSP 时钟的帮助微乎其微，因为瓶颈在于架构而非时钟频率。更快的处理器仍然一次只执行一条指令。将同样的运算移入 FPGA 硬件则彻底消除了这种串行化。
FPGA 控制如何修复它
FPGA 将控制链划分为在同一时钟周期内并行运行的硬件模块。检测、参考生成与 PWM 比较同时进行，而非轮流进行。
- 并行检测——FFT 或 pq 理论模块一次性处理所有相，不共享执行资源。
- 确定性 PWM——门极信号由硬件生成，因此时序抖动由时钟界定，而非由软件调度决定。
- 闭环反馈——测得的输出电流在每个开关周期都与 i_c* 比较，误差在累积前即被纠正。
在 CHITEK 的有源电力滤波器设计中，这一架构将 PCC 处的 THDi 从 30%+ 降至 < 5%，且补偿在 < 1 ms 内跟踪负载。同一控制平台也驱动 CHITEK SVG，其逐相无功电流注入将功率因数维持在 0.99 以上，并再平衡固定电容组无法触及的负序电流。
IGBT 与 SiC 对比
控制环路只能利用功率级所允许的开关速度。传统的基于 IGBT 的 AHF 与静止无功发生器单元的结温上限约为 150 °C，开关频率通常低于 20 kHz。SiC MOSFET 将结温上限提高到 200 °C，击穿场强约为 10 倍，并以约 50% 更低的开关损耗支持 2–3 倍 的开关频率。
| 参数 | IGBT 功率级 | SiC MOSFET 功率级 |
|---|---|---|
| 结温 | ~150 °C | ~200 °C |
| 典型开关频率 | < 20 kHz | 2–3 倍更高 |
| 开关损耗 | 基准 | 约低 50% |
| 控制带宽余量 | 有限 | 宽裕 |
实际效果是更快的内环、更小的输出滤波器，以及在相同补偿电流下更窄的机柜。这正是 CHITEK 低压 AHF + SVG 平台所依托的方向。
工程部署清单
- 在完整工作周期内测量负载电流与 PCC 电压；记录谐波频谱与最差工况 THDi。
- 确认主导谐波次数，并按 15–25% 的裕量确定滤波器电流容量以覆盖它们。
- 针对现场预期的最快负载阶跃，核验控制环路延迟。
- 投运前审查既有电容组的谐振风险。
- 检查弱网裕度，确认滤波器在最严重电压跌落下仍能维持调节。
- 投运后，按 IEEE 519 与 GB/T 限值重新测量 PCC 处 THDi。
典型应用场景
- 变频器集群——每几百微秒一次换流阶跃；FPGA 延迟使残余误差保持很小。
- 数据中心——开关电源产生宽频带谐波，需要跨多个次数的并行检测。
- 混合非线性负载的工业厂房——CHITEK AHF 与 CHITEK SVG 组合，从同一控制平台同时处理波形畸变与无功补偿。
- 弱网馈线——快速环路响应在慢速控制器会振荡的地方稳定电压。
结论
FPGA 控制让有源电力滤波器得以在微秒而非毫秒内响应，也是 CHITEK 有源电力滤波器设计能在动态负载下将 THDi 保持在 5% 以下的架构性原因。SiC 功率级通过拓宽控制环路实际可用的带宽，进一步放大了这一优势。您在 PCC 处的最差负载阶跃是多少——而您的滤波器控制环路是否具备跟踪它的延迟预算？